Circuito de muestreo y retención cmos con operacionales conmutados
| dc.audience | generalPublic | |
| dc.contributor.advisor | Salinas Cruz, Román | |
| dc.contributor.advisor | Espinosa F.V, Guillermo | |
| dc.contributor.author | Juárez Hernández, Esdras | |
| dc.coverage.place | Tesiteca biblioteca Central 3er. piso | |
| dc.date.accessioned | 2026-11-03T21:32:15Z | |
| dc.date.available | 2026-11-03T21:32:15Z | |
| dc.date.issued | 2000 | |
| dc.description.abstract | La presente investigación aborda el análisis, diseño y optimización de circuitos de muestreo y retención (sample-and-hold / track-and-hold) en tecnología CMOS, elementos críticos en sistemas de adquisición de datos y etapas de acondicionamiento previas a convertidores analógico-digitales (ADC). El trabajo contextualiza los fundamentos del muestreo en el dominio del tiempo y la frecuencia, contrastando el esquema de muestreo ideal por tren de impulsos con las realizaciones físicas de retención de orden cero (zero-order hold) y seguimiento-retención (track-and-hold). Se destaca que, en aplicaciones de alta velocidad, la ventana de apertura no nula se vuelve comparable con el periodo de muestreo (Tₛ), convirtiendo a este circuito en el factor determinante de la linealidad y resolución global del sistema de conversión. En el plano del diseño microelectrónico, la obra examina las limitaciones críticas de las topologías tradicionales basadas en capacitores conmutados (switched-capacitor), en las cuales el acoplamiento parásito de reloj (clock feedthrough) y la inyección de carga en el capacitor de almacenamiento inducen voltajes de desvío (offset) y severas distorsiones no lineales dependientes de la señal de entrada. Para sortear estos efectos en regímenes de bajo voltaje —donde los interruptores MOS pierden capacidad de conducción adecuada—, el proyecto fundamenta la técnica de operacionales conmutados (switched-opamp), combinada con una arquitectura pseudo-diferencial diseñada para cancelar el offset remanente y reducir drásticamente la distorsión armónica de segundo orden. El objetivo central de la tesis se enfoca en el desarrollo de una metodología integral para el diseño e instrumentación de un circuito de muestreo y retención CMOS con operacionales conmutados, optimizado para operar a una frecuencia de muestreo de 1 MHz. Mediante la descomposición y modelado de cada uno de los bloques que conforman el sistema, la introducción y formulación de objetivos sientan las bases analíticas y circuitales para lograr un procesamiento de datos muestreados con alta resolución, estabilidad y bajo consumo de potencia. | |
| dc.identifier.bibrecord | LELE2000 J8 C5 | |
| dc.identifier.uri | https://hdl.handle.net/20.500.12371/34610 | |
| dc.language.iso | spa | |
| dc.publisher | Benemérita Universidad Autónoma de Puebla | |
| dc.rights.acces | restrictedAccess | |
| dc.subject.lcc | Semiconductores de óxido metálico, complementarios | |
| dc.subject.lcc | Circuitos de condensadores conmutados | |
| dc.subject.lcc | Convertidores analógico-digital | |
| dc.thesis.career | Licenciatura en Ciencias de la Electrónica (aparece lic. en electrónica) | |
| dc.thesis.degreediscipline | Área de Ingeniería y Ciencias Exactas | |
| dc.thesis.degreegrantor | Facultad de Ciencias de la Electrónica | |
| dc.thesis.degreetoobtain | Licenciado (a) en Electrónica | |
| dc.title | Circuito de muestreo y retención cmos con operacionales conmutados | |
| dc.type | Tesis de licenciatura | |
| dc.type.degree | Licenciatura |